Wil je zeker zijn dat je cadeautjes op tijd onder de kerstboom liggen? Onze winkels ontvangen jou met open armen. Nu met extra openingsuren op zondag!
  • Afhalen na 1 uur in een winkel met voorraad
  • Gratis thuislevering in België vanaf € 30
  • Ruim aanbod met 7 miljoen producten
Wil je zeker zijn dat je cadeautjes op tijd onder de kerstboom liggen? Onze winkels ontvangen jou met open armen. Nu met extra openingsuren op zondag!
  • Afhalen na 1 uur in een winkel met voorraad
  • Gratis thuislevering in België vanaf € 30
  • Ruim aanbod met 7 miljoen producten
  1. Boeken
  2. Non-fictie
  3. Wetenschap
  4. Techniek
  5. Elektronica & Elektrotechniek
  6. Finite State Machine Datapath Design, Optimization, and Implementation

Finite State Machine Datapath Design, Optimization, and Implementation

Justin Davis, Robert Reese
€ 34,95
+ 69 punten
Uitvoering
Levertermijn 1 à 4 weken
Eenvoudig bestellen
Veilig betalen
Gratis thuislevering vanaf € 30 (via bpost)
Gratis levering in je Standaard Boekhandel

Omschrijving

Finite State Machine Datapath Design, Optimization, and Implementation explores the design space of combined FSM/Datapath implementations. The lecture starts by examining performance issues in digital systems such as clock skew and its effect on setup and hold time constraints, and the use of pipelining for increasing system clock frequency. This is followed by definitions for latency and throughput, with associated resource tradeoffs explored in detail through the use of dataflow graphs and scheduling tables applied to examples taken from digital signal processing applications. Also, design issues relating to functionality, interfacing, and performance for different types of memories commonly found in ASICs and FPGAs such as FIFOs, single-ports, and dual-ports are examined. Selected design examples are presented in implementation-neutral Verilog code and block diagrams, with associated design files available as downloads for both Altera Quartus and Xilinx Virtex FPGA platforms. A working knowledge of Verilog, logic synthesis, and basic digital design techniques is required. This lecture is suitable as a companion to the synthesis lecture titled Introduction to Logic Synthesis using Verilog HDL. Table of Contents: Calculating Maximum Clock Frequency / Improving Design Performance / Finite State Machine with Datapath (FSMD) Design / Embedded Memory Usage in Finite State Machine with Datapath (FSMD) Designs

Specificaties

Betrokkenen

Auteur(s):
Uitgeverij:

Inhoud

Aantal bladzijden:
113
Taal:
Engels
Reeks:

Eigenschappen

Productcode (EAN):
9783031797750
Verschijningsdatum:
31/12/2007
Uitvoering:
Paperback
Formaat:
Trade paperback (VS)
Afmetingen:
191 mm x 235 mm
Gewicht:
249 g
Standaard Boekhandel

Alleen bij Standaard Boekhandel

+ 69 punten op je klantenkaart van Standaard Boekhandel
E-BOOK ACTIE

Tot meer dan 50% korting

op een selectie e-books
E-BOOK ACTIE
E-book kortingen
Standaard Boekhandel

Beoordelingen

We publiceren alleen reviews die voldoen aan de voorwaarden voor reviews. Bekijk onze voorwaarden voor reviews.